쓰레기 개발자

Journaling File Systems : 용량이 늘어날수록 성능 저하가 커진다. 파일 시스템의 복구 시간을 줄이기 위해 생긴 방식. Virtual File System : 다른 파일 시스템의 공통적인 부분을 추출하여 하나의 구조에 저장함. Disk Space Management : 보통 데이터는 disk에 저장되므로 disk management는 중요하다. (disk block의 사이즈가 너무 커서도 작아서도 안됨.) File System Backups : disasters와 stupidity로부터 recovery 할 수 있기 때문. 파일 시스템 전체를 backup하지는 않는다. Physical dumps(순차적) : disk에 있는 block들을 0부터 끝까지 tape에 저장함 문제점 : 사용되지..

I-node : UNIX V7 File System : single, double, triple 3개의 indirect block이 있다. (포인터를 통해 index block에 접근) File system in more datail : ‘.’은 자기 자신을 나타내고, ‘..’은 부모를 나타낸다. 즉 여기서 I-node 1267의 자식은 2549(testdir)가 된다. UNIX V7 example : I-node list에 있는 mode size times가 data block을 가르키고, 그에 따라 root directory 부터 ast directory까지 이어지는 tree 구조가 나온다. Shared Files : 같은 파일을 공유하고 있는 directories는 동시에 disk address를 ..

정규형(Normal Form) : 릴레이션이 정규화된 정도 각 정규형마다 제약조건 존재(차수 높아질수록 제약조건 많아지고 엄격해짐) 제 1정규형(1NF) : 릴레이션의 모든 속성이 더 이상 분해되지 않는 원자값만 가짐, 제 1 정규형을 만족해야 관계 데이터베이스 릴레이션이 될 자격이 있음. (다중값 x) 제 2정규형(2NF) : 제 1 정규형에 속하고, 기본키가 아닌 모든 속성이 기본키에 완전 함수 종속됨. 1NF → 2NF : 부분 함수 종속을 제거하고 모든 속성이 기본키에 완전 함수 종속되도록 분해 제 3정규형(3NF) : 제 2 정규형에 속하고, 기본키가 아닌 모든 속성이 기본키에 이행적 함수 종속이 되지 않음 2NF → 3NF : 모든 속성이 기본키에 이행적 함수 종속이 되지 않도록 분해 보이스/..

Working Set : working set은 특정 시점 에서 자주 참조하는 page들의 집합을 나타냄. working set에 속한 페이지는 메모리에 유지, 그렇지 않은것은 메모리에서 추방. Working Set Page Replacement Algorithm : page fault가 일어나면, page table을 스캔함. reference bit은 clk tick 마다 clear. reference bit = 1, 페이지의 현재 시간을 기록. reference bit = 0, 마지막으로 사용된 시간을 확인. τ시간동안 page가 사용되지 않았을 경우, page를 교체하고 남은 entry들을 업데이트한다. 아님 다음으로 넘어가든가. age : current virtual time - 현재 page ..

9장 정규화 정규화 : 이상 현상을 제거하면서 데이터베이스를 올바르게 설계해 나가는 과정 이상 현상 : 불필요한 데이터 중복으로 인해 데이터 삽입,수정,삭제 연산을 수행할 때 발생할 수 있는 부작용 이상 현상의 종류 삽입 이상 : 새 데이터를 삽입하기 위해 불필요한 데이터도 함께 삽입해야 하는 문제 ex) 이벤트 참여를 하지 않은 신규 고객의 데이터(이벤트번호 x)는 이벤트참여 릴레이션에 삽입x 갱신 이상 : 중복 투플 중 일부만 변경하여 데이터가 불일치하게 되는 모순의 문제 ex) 아이디가 같은 고객 두명 중 한명의 데이터가 수정되었을 때, 중복된 아이디를 가진 두 고객의 등급이 다른 경우 삭제 이상 : 투플을 삭제하면 꼭 필요한 데이터까지 함께 삭제되는 데이터 손실의 문제 ex) 특정 아이디를 가진 ..

3장 : verilog 모듈과 포트 구조 : module 이름(input과 output들) // 포트 선언 부분 input ~~~ output ~~~ // 포트 선언 끝부분 … 모듈내용 … endmodule 기본적으로 input과 inout 포트는 wire, output은 reg로 선언 ㄴ testbench에서는 반대로 적용.(output → wire 사용 input → reg 사용) 4장 : verilog 구조문 구조적 모델링 - primitive gate 사용 → xor(c,a,b) … 흐름대로 쓰면됨 게이트 지연 : 지연 시간을 불가피하므로 시뮬레이션에서 이를 반영하여 동작을 확인하고, 각 게이트가 가지는 지연 시간 값을 실제 값에 근사하게 규정할 때 더 정확한 동작 예측 가능 지연 시간 : inp..